Устройство перемежения/обратного перемежения для системы связи

Скачать PDF файл.

Текст

Смотреть все

(51) МПК НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ УСТРОЙСТВО ПЕРЕМЕЖЕНИЯ/ОБРАТНОГО ПЕРЕМЕЖЕНИЯ ДЛЯ СИСТЕМЫ СВЯЗИ(71) Заявитель Учреждение образования Белорусский государственный технологический университет(72) Авторы Урбанович Павел Павлович Булова Юлия Олеговна Пацей Наталья Владимировна Романенко Дмитрий Михайлович Шиман Дмитрий Васильевич(73) Патентообладатель Учреждение образования Белорусский государственный технологический университет(57) Устройство перемежения/обратного перемежения для систем связи, содержащее счетчик, вход которого соединен с входом синхронизации устройства, соединенным также с входом синхронизации генератора адресов, первый и второй входы которого соединены соответственно с первым и вторым выходами блока формирования дополнительных управляющих сигналов, первый и второй управляющие входы которого соединены соответственно с первым и вторым управляющими входами устройства, блок памяти, управляющим входом соединенный с третьим управляющим входом устройства, информационные входы и информационные выходы блока памяти соответственно соединены с информационными входами и информационными выходами устройства, отличающееся тем, что содержит блок анализа, вход синхронизации которого соединен с входом синхронизации устройства, первый управляющий вход блока соединен с выходом счетчика, второй управляющий вход блока - с третьим управляющим входом устройства, а третий и четвертый управляющие входы блока соединены соответственно с первым управляющим входом устройства и выходом генератора адресов, первые и второй выходы блока анализа соединены соответственно с адресными входами блока памяти и третьим входом генератора адресов, четвертый управляющий вход устройства, соединенный с третьим управляющим входом блока формирования дополнительных управляющих сигналов.(56) 1. Патент РФ 2349030, МПК 03 13/27, 2009. 2. Патент РФ 2274950, МПК 03 13/27, 2005. 3. Патент РБ 11268, МПК 03 13/00, 2008 (прототип). Полезная модель относится к системам связи. Может быть использована для повышения надежности передаваемой по каналам связи информации. Известно техническое решение 1, которое использует турбокодер для кодирования информации. Устройство включает в себя контроллер перемежителя для приема информации о размере передаваемого пакета, количестве интервалов передачи и порядке модуляции, определения в трехмерном пространстве с осями ,ипорядка модуляции в виде размерапо оситак, чтобы размер физического пакета информации передачи имел максимальное значение 2, определения размерапо оситак, чтобы размерудовлетворял размеру физического пакета, сохранения кодированных символов в трехмерном перемежителе и управления операцией перемежения и вывода. Канальный перемежитель последовательно принимает кодированные символы, выбирая под управлением котроллера перемежителя плоскость -, в которой должен быть сохранен начальный символ согласно размерам по осям ,и . Канальный перемежитель также последовательно сохраняет принятые символы в плоскости - в трехмерном пространстве в направлении осис конкретной позиции, в которой должен сохраняться начальный символ. После завершения сохранения кодированных символов в направлении осиканальный перемежитель осуществляет сдвиг в направлении осис конкретной позиции и повторно последовательно сохраняет принятые символы. Изобретение 1 предоставляет устройство и способ для выполнения перемежения данных с учетом схемы модуляции, обеспечивает сокращение числа запросов повторной передачи за счет повышения надежности передачи символов. Однако устройство характеризуется неэффективным использованием памяти при размере перемежителя, не равном 2. Известно другое техническое решение 2 устройство и способ перемежения для определения нового размера 2 перемежителя и адресов от 0 до -1, если заданный размерперемежителя больше чем 2, и меньше чем 2(1), гдепредставляет первый параметр, указывающий число последовательных нулевых битов от младшего бита до старшего бита, ипредставляет второй параметр, соответствующий десятичному значению битов иных, чем биты последовательных нулей. Устройство и способ перемежения предусматривают последовательное сохранениебитов входных данных в памяти перемежителя с новым размеромперемежителя от адреса 0 до адреса -1. Затем выполняется перемежение с частичным реверсированием битов в памяти с новым размеромперемежителя и считывание данных из памяти путем удаления адресов, соответствующих адресам отдо -1, из памяти перед перемежением. Изобретение 2 повышает эффективность использования памяти перемежения. Недостатком устройства является высокая сложность. Наиболее близким техническим решением к предлагаемому изобретению является устройство перемежения/обратного перемежения 3, содержащее генератор адресов, первый и второй входы которого соединены соответственно с первым и вторым управляющими входами устройства, а выходы генератора адресов соединены с первыми адресными входами блока памяти перемежителя, вторыми адресными входами соединенного с выходами счетчика, а информационными входами - с информационными входами устройства,информационные выходы которого соединены с выходами блока памяти перемежителя, а входы синхронизации устройства соединены с третьим входом генератора адресов и входом счетчика, блок формирования дополнительных управляющих сигналов, первый и второй входы которого соединены соответственно с первым и вторым входами генератора 2 82922012.06.30 адресов, а первый и второй выходы блока - с четвертым и пятым входами генератора адресов. В этом устройстве, реализующем соответствующий способ перемежения/обратного перемежения, последовательно запоминаютсявходных битовых символов в блоке памяти перемежителя по адресу от 0 до -1, обеспечивают первую переменную 1, вторую 2, третью 1 и четвертую 2, удовлетворяющие условиям 111, где 1(1-1)(1-1), 1 и 1 - взаимно простые числа, 111, а 1 и 1 - простые числа,кроме того, 2221, где 2(2-1)(2-1), 2 и 2 - взаимно простые числа,222, а 2 и 2 - простые числа. Генератор адресов формирует адрес считывания в соответствии с формулой гдеадрес памяти (0(-1,- целочисленное деление в приведенном соотношении учитывается тот факт, что считывание символов (на выход устройства) осуществляется по столбцам. Данная формальная запись означает, что -й символ двукратно перемеженной (по строкам и столбцам) последовательности будет считан на выход под -м номером . Генератор адресов принимает по первому управляющему входу генератора адресов значение 1, равное размеру количества строк перемежителя, по второму - значение 2,равное размеру количества столбцов, третьему и четвертому входам - соответственно значения степенных переменных 1, 2 и синхроимпульсы (тактовые импульсы) для формирования адреса в памяти перемежителя (на выходах генератора) для считывания битовых символов, последовательно запоминаемых в блоке памяти перемежителя с его информационных входов. Блок памяти перемежителя последовательно запоминает входные битовые символы при работе в режиме записи и выводит на выходы блока битовые символы в соответствии с адресом на выходах генератора адресов в режиме считывания. Счетчик считает входные тактовые импульсы и формирует на своих выходах адрес записи. Таким образом, известное решение 3 позволяет сравнительно эффективно осуществлять перемежение символов исходной (входной) последовательности избит, обеспечивая возможность разнесения группирующихся (расположенных в соседних разрядах) ошибок на некоторое расстояние. Однако определение нового адреса перемежаемого бита согласно формуле (1) требует последовательного выполнения большого количества сложных операций в каждом цикле. Это вносит существенную задержку в общее время передачи одного бита информации с учетом операции перемежения/обратного перемежения. Задачей полезной модели является увеличение быстродействия устройства перемежения/обратного перемежения. Поставленная задача достигается тем, что в устройство перемежения/обратного перемежения, содержащее счетчик, вход которого соединен с входом синхронизации устройства, соединенным также с входом синхронизации генератора адресов, первый и второй входы которого соединены соответственно с первым и вторым выходами блока формирования дополнительных управляющих сигналов, первый и второй управляющие входы которого соединены соответственно с первым и вторым управляющими входами устройства,блок памяти, управляющим входом соединенный с третьим управляющим входом устройства, информационные входы и информационные выходы блока памяти соответственно соединены с информационными входами и информационными выходами устройства,введены блок анализа, вход синхронизации которого соединен с входом синхронизации устройства, первый управляющий вход блока соединен с выходом счетчика, второй управляющий вход блока - с третьим управляющим входом устройства, а третий и четвертый управляющие входы блока соединены соответственно с первым управляющим входом устройства и выходом генератора адресов, первый и второй выходы блока анализа соединены соответственно с адресным входом блока памяти и третьим входом генератора 3 82922012.06.30 адресов, четвертый управляющий вход устройства, соединенный с третьим управляющим входом блока формирования дополнительных управляющих сигналов. Изобретение поясняется чертежами фиг. 1 - схема устройства перемежения/обратного перемежения фиг. 2 - принцип перестановки строк матрицы данных фиг. 3 - блок-схема работы блока анализа. Процессор (на фиг. 1 не показан) связан с памятью и используется для разделения пакетов данных на части. Он также предназначен для генерации перемежения последовательного множества частей данных и индексации символов. На фиг. 1 показана схема устройства перемежения/обратного перемежения. Устройство содержит счетчик 1, вход которого соединен с входом синхронизации 2 устройства, соединенным также с входом синхронизации блока анализа 3 и входом синхронизации генератора адресов 4. Выход счетчика соединен с первым управляющим входом 5 блока анализа 3, второй управляющий вход 6 которого соединен с третьим управляющим входом устройства, соединенным также с управляющим входом блока памяти 7. Третий управляющий вход блока анализа 3 соединен с первым управляющим входом 8 устройства, соединенным также с первым управляющим входом блока формирования дополнительных управляющих сигналов 9, а четвертый управляющий вход 10 блока 3 - с выходом генератора адресов 4. Первые и второй выходы блока анализа 3 соединены соответственно с адресными входами 11 блока памяти 7 и третьим входом 12 генератора адресов 4,первый 13 и второй 14 входы которого соединены соответственно с первым и вторым выходами блока формирования дополнительных управляющих сигналов 9, первый 15 и второй 16 управляющие входы которого связаны соответственно со вторым и четвертым управляющими входами устройства. Информационные входы и информационные выходы блока памяти 7 соединены соответственно с информационными входами 17 и информационными выходами 18 устройства. Сущность предлагаемого технического решения основана на представлении бит передаваемого сообщения в виде матрицы, строки и столбцы которой формируются последовательностью входных символов, образующих пакет данных. Блок формирования дополнительных управляющих сигналов 9 в соответствии с управляющими сигналами на управляющем входе 8 ( - заданная кратность ошибок, которые позволяет исправить выбранный код) и управляющем входе 15 ( - размер сообщения) вычисляет количество строкматрицы и передает на первый вход 13 генератора адресов 4. Количество столбцовматрицы в точности должно быть равно заданной кратности ошибок , которые позволяет исправить выбранный код.(2) Тогда количество строкматрицы находится по формулепри 0,1 при 0. Произведение заранее установленных количеств строки столбцовматрицы соответствует размеру перемежителя(4). Блок формирования дополнительных управляющих сигналов 9 в зависимости от управляющего сигнала на четвертом управляющем входе 16 (0 означает процесс перемежения, 1 - процесс обратного перемежения) вычисляет величину шага перемежения строк(если осуществляется процесс перемежения) или величину шага обратного перемежения строк(если осуществляется процесс обратного перемежения) и передает значение шага на второй вход 14 генератора адресов 4. 4 82922012.06.30 Шаг перемежения строкопределяется в интервале,0,38220,3822 ,причемидолжны быть взаимно простыми числами. Шаг обратного перемежения строквычисляется по формуле 1 где- целое число (0-1). Значение переменнойдолжно быть целым числом. Счетчик 1 считает входные тактовые импульсы и формирует на своих выходах начальный адрес битаи передает на первый управляющий вход 5 блока анализа 3. На выходе 12 блока анализа 3 вырабатывается сигнал с номером перемежаемой строки бити передается на третий вход генератора адресов 4 Генератор адресов 4 формирует новый адрес строки бит (перемежаемой или деперемежаемой) в соответствии с формулой (7), передает этот адрес на четвертый управляющий вход 10 блока анализа 3,где- начальный адрес строки бит- адрес строки бит после перемежения/обратного перемежения (0-1)- параметр, значение которого определяется в блоке формирования дополнительных управляющих сигналов 9 в зависимости от сигнала на четвертом управляющем входе 16 устройства параметрпринимает значение величины шагапри перемежении и значение величины шагапри обратном перемежении. Блок анализа 3 в соответствии с управляющими сигналами, поступающими на его третий 8 и четвертый 10 управляющие входы, определяет новый адрес для первого бита строки по формуле 7,где- адрес первого бита строки после перемежения/обратного перемежения. Значение каждого нового адреса бита из строки отличается от значения адреса предыдущего бита на единицу в младшем разряде(1). Адреса бит, составляющих строку данных, передаются на адресные входы 11 блока памяти 7. При достижении конца строки на выходе 12 блока анализа 3 вырабатывается сигнал с начальным адресом новой строки битпервого бита из новой строки бит согласно формуле (6) и передается на третий вход генератора адресов 4 (фиг. 3). На входах 6 устройства в режимах записи в блок памяти 7 и считывания данных из блока 7 установлены различные управляющие сигналы (1 - считывание, 0 - запись). В режиме записи поступающие на информационные входы 17 блока памяти 7 биты записываются согласно адресу, поступающему с блока анализа 3 на адресные входы 11. В режиме считывания из блока памяти 7 последовательно считываются биты, начиная с нулевого адреса до -1, и передаются на информационные выходы 18 устройства. Для примера рассмотрена система связи, использующая помехоустойчивый код,имеющий корректирующую способность 8 бит (8). Пусть размер передаваемого сообщения составляет 1024 бит (1024). Для начала необходимо определить размерность матрицы. Согласно формуле (2), количество столбцовматрицы равно заданной кратности ошибок , которые позволяет исправить выбранный код 8. Тогда количество строкматрицы находится по формуле (3)1024128.85 82922012.06.30 Размер перемежителя равен произведению количеств строки столбцовматрицы 12881024. Таким образом, исходную последовательность бит можно представить в виде следующей матрицы (табл. 1). Таблица 1 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 1000 1001 1002 1003 1004 1005 1006 1007 1008 1009 1010 1011 1012 1013 1014 1015 1016 1017 1018 1019 1020 1021 1022 1023 В режиме перемежения (управляющий сигнал 0 на четвертом управляющем входе 16 блока формирования дополнительных управляющих сигналов 9) определяется величина шага перемежения 0,38220,3822,4650. Числаивзаимно простые при следующих значениях величины 47,49. Пусть 49. Значение количества строки шага(так как идет процесс перемежения) передается соответственно на первый 13 и второй 14 входы генератора адресов 4. Счетчик 1 формирует на своих выходах начальный адрес бита (0) и передает на первый управляющий вход 5 блока анализа 3, где определяется начальный номер строки бит согласно формуле (6) и передается на третий вход 12 генератора адресов 4 00.8 Генератор адресов 4 формирует новый адрес строки бит (перемежаемой или деперемежаемой) в соответствии с формулой (7), передает этот адрес на четвертый управляющий вход 10 блока анализа 3(0)0491280. Блок анализа 3 в соответствии с управляющими сигналами, поступающими на его третий 8 (8) и четвертый 10 0)0) управляющие входы, определяет новый адрес для первого бита строки по формуле (8)(0)080. Значение каждого нового адреса бита из строки определяется согласно формуле (9)(6)6,(7)7. Полученные адреса бит, составляющих строку данных, передаются на адресные входы 11 блока памяти 7. При достижении конца строки на выходе 12 блока анализа 3 вырабатывается сигнал с начальным адресом новой строки битпервого бита из новой строки бит согласно формуле (6) и передается на третий вход генератора адресов 81. 8 Генератор адресов 4 формирует новый адрес следующей перемежаемой строки бит в соответствии с формулой (7), передает этот адрес на четвертый управляющий вход 10 блока анализа 3 82922012.06.30 Согласно формуле (8) первый бит строки будет иметь следующий новый адрес(8)498392. Блок анализа 3 формирует адреса каждого бита из строки и передает на адресные входы 11 блока памяти 7, увеличивая адрес предыдущего бита на единицу в младшем разряде. Таким образом, перемеженная последовательность бит имеет следующие адреса 872 873 874 875 876 877 878 879 240 241 242 243 244 245 246 247 632 633 634 635 636 637 638 639 Процедура обратного перемежения идентична процедуре перемежения, но параметруприсваивается значение , которое вычисляется в соответствии с формулой (5). Таким образом, (при 49)81. Например, первая строка бит после перемежения переместилась на 49-ую строку. Согласно формуле (7), 49-ая строка после обратного перемежения будет записана на место 1-ой(49)49811281. Новый адрес для первого бита строки (498392) определяется по формуле(392)188. Согласно формуле (9) вычисляется значение каждого нового адреса бита из строки(398)14,(399)15. Операция обратного перемежения позволяет полностью восстановить исходную последовательность бит. Для сравнения скорости работы нового устройства и прототипа в табл. 3 приведено количество различных операций, которые необходимо выполнить процессору для перемежения приведенной в примере исходной последовательности бит (1024). Таблица 3 Операции Прототип Новое устройство Сложение 4096 896 Вычитание 4096 0 Умножение 1024 256 Деление 1024 128 Возведение в степень 2048 0 Вычисление остатка от деления 3072 128 Как видно из таблицы, новое устройство позволяет существенно уменьшить время перемежения/обратного перемежения. Перечень предприятий, на которых может быть использовано изобретение операторы сотовой связи (например, , , МТС), интернет-провайдеры (например Белтелеком, , ). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 8

МПК / Метки

МПК: H03M 13/27

Метки: системы, устройство, перемежения, связи

Код ссылки

<a href="http://bypatents.com/8-u8292-ustrojjstvo-peremezheniya-obratnogo-peremezheniya-dlya-sistemy-svyazi.html" rel="bookmark" title="База патентов Беларуси">Устройство перемежения/обратного перемежения для системы связи</a>

Похожие патенты