Скачать PDF файл.

Текст

Смотреть все

(51) МПК (2006) НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ(71) Заявитель Учреждение образования Белорусский государственный технологический университет(72) Авторы Урбанович Павел Павлович Пацей Наталья Владимировна Шиман Дмитрий Васильевич Романенко Дмитрий Михайлович(73) Патентообладатель Учреждение образования Белорусский государственный технологический университет(57) Запоминающее устройство, содержащее блок памяти из 1 кристаллов памяти, первые входы которых объединены и являются первыми управляющими входами устройства,информационные входы устройства соединены с информационными входамикристаллов памяти, адресные входы устройства соединены со входами дешифратора адреса, первые выходы которого соединены с первыми входами программируемых блоков адреса кристаллов памяти с первого по (1)-й, вторые входы которых объединены и являются вторыми управляющими входами устройства, выходы программируемых блоков адреса кристаллов памяти соединены с соответствующими первыми адресными входами кристаллов памяти, вторые адресные входы которых соединены со вторыми выходами дешифратора адреса, выходы кристаллов памяти с первого по -й соединены со входами 11406 1 2008.12.30 первых блоков вычисления горизонтального и вертикального паритетов и с первыми входами блока коррекции ошибок, выход которого является информационным выходом устройства, выходы первых блоков вычисления горизонтального и вертикального паритетов соединены соответственно с первыми входами первых и вторых сумматоров, выходы которых соединены с первыми и вторыми входами мажоритарного блока, выходы которого соединены со вторыми входами блока коррекции ошибок, вторые входы первых и вторых сумматоров соединены соответственно с первой и второй группами выходов (1)-го кристалла памяти, первая и вторая группы информационных входов которого соединены соответственно с выходами вторых блоков вычисления горизонтального и вертикального паритетов, входы которых соединены с информационными входами устройства, отличающееся тем, что содержит первые и вторые блоки вычисления первых, вторых диагональных паритетов и контрольной суммы, третьи, четвертые, пятые сумматоры, выходы которых соединены с третьими, четвертыми и пятыми входами мажоритарного блока,первые входы третьих, четвертых и пятых сумматоров соединены с третьей, четвертой и пятой группой выходов (1)-го кристалла памяти, а вторые входы третьих, четвертых и пятых сумматоров подключены к выходам первых блоков вычисления первых, вторых диагональных паритетов и контрольной суммы, входами соединенных с выходами кристаллов памяти с первого по -й, входы вторых блоков вычисления первых, вторых диагональных паритетов и контрольной суммы связаны с информационными входами устройства, выходы вторых блоков вычисления первых, вторых диагональных паритетов и контрольной суммы соединены с третьей, четвертой и пятой группой информационных входов (1)-го кристалла памяти. Изобретение относится к вычислительной технике и может быть использовано при производстве СБИС запоминающих устройств (ЗУ) высокой информационной емкости, а также в системах кодирования двоичной информации. Известно запоминающее устройство, содержащее элементы памяти, схемы логики обрамления, позволяющие производить обращение при записи и считывании информации только к одному элементу памяти матрицы и осуществлять коррекцию сигналов с дефектных элементов памяти 1. Недостатками этого запоминающего устройства являются невысокие надежность и быстродействие из-за сложности блоков контроля, большой задержки сигналов в них,введения большого числа разрядных элементов памяти. Другим из известных устройств является система памяти, содержащая устройства памяти, первые и вторые адресные входы, управляющие входы, выход системы, соединенный с первыми выходами устройств, причем первые адресные и управляющие входы системы соединены с первыми и вторыми входами запоминающих блоков в каждом устройстве. Эта система позволяет производить коррекцию как отдельных дефектных элементов памяти, слов, разрядов в запоминающих блоках, так и замену дефектных блоков на исправные 2. Однако известная система характеризуется большой избыточностью и не позволяет использовать для хранения информации отдельные дефектные блоки, что уменьшает эффективно используемую емкость памяти. Наиболее близким техническим решением к предлагаемому изобретению является запоминающее устройство 3, содержащее блок памяти из 1 кристаллов памяти, первые входы которых соответственно объединены и являются первыми управляющими входами устройства, вторые (информационные) входы устройства соединены с информационными входамикристаллов памяти, адресные входы устройства соединены со входами дешиф 2 11406 1 2008.12.30 ратора адреса, первые выходы (старшие разряды) которого соединены с первыми входами программируемых блоков адреса кристаллов памяти с первого по (1)-й, вторые входы которых соответственно объединены и являются вторыми управляющими входами устройства, выходы программируемых блоков адреса кристаллов памяти соединены соответственно с первыми адресными входами кристаллов памяти, вторые адресные входы которых соединены со вторыми выходами (младшими разрядами) дешифратора адреса,выходы кристаллов памяти с первого по -ый соединены со входами первых блоков вычисления горизонтального и вертикального паритетов и с первыми входами блока коррекции ошибок, выход которого является информационным выходом устройства, выходы первых блоков вычисления горизонтального и вертикального паритетов соединены соответственно с первыми входами первых и вторых сумматоров, выходы которых соединены с первыми и вторыми входами мажоритарного блока, выходы которого соединены со вторыми входами блока коррекции ошибок, вторые входы которых соединены соответственно с первой и второй группами выходов (1)-го кристалла памяти, первая и вторая группа информационных входов которого соединены соответственно с выходами вторых блоков вычисления горизонтального и вертикального паритетов, входы которых соединены со вторыми (информационными) входами устройства. В этом устройстве кристаллы памяти, имеющие дефектные элементы памяти по фиксированным адресам объединяются между собой таким образом, что появляется возможность использовать частично годные кристаллы, что повышает эффективную емкость ЗУ,а использование горизонтальных и вертикальных проверок записываемых и считываемых символов на основе итеративного кода позволяет повысить надежность ЗУ. Однако при относительно большой длине информационного слова, записываемого вкристаллов памяти (64 и более) цикл записи (а соответственно и цикл считывания информации) заметно возрастает. Это снижает эффективность использования итеративного кода на основе формирования горизонтальных и вертикальных паритетов. Аналогично обстоит дело и с использованием для коррекции ошибок кодом Хэмминга. Задачей изобретения является повышение надежности запоминающего устройства. Поставленная задача решается тем, что в запоминающее устройство, содержащее блок памяти из 1 кристаллов памяти, первые входы которых соответственно объединены и являются первыми управляющими входами устройства, вторые (информационные) входы устройства соединены с информационными входамикристаллов памяти, адресные входы устройства соединены со входами дешифратора адреса, первые выходы (старшие разряды) которого соединены с первыми входами программируемых блоков адреса кристаллов памяти с первого по (1)-й, вторые входы которых соответственно объединены и являются вторыми управляющими входами устройства, выходы программируемых блоков адреса кристаллов памяти соединены соответственно с первыми адресными входами кристаллов памяти, вторые адресные входы которых соединены со вторыми выходами (младшими разрядами) дешифратора адреса, выходы кристаллов памяти с первого по -й соединены со входами первых блоков вычисления горизонтального и вертикального паритетов и с первыми входами блока коррекции ошибок, выход которого является информационным выходом устройства, выходы первых блоков вычисления горизонтального и вертикального паритетов соединены соответственно с первыми входами первых и вторых сумматоров, выходы которых соединены с первыми и вторыми входами мажоритарного блока, выходы которого соединены со вторыми входами блока коррекции ошибок,вторые входы которых соединены соответственно с первой и второй группами выходов(1)-го кристалла памяти, первая и вторая группа информационных входов которого соединены соответственно с выходами вторых блоков вычисления горизонтального и вертикального паритетов, входы которых соединены со вторыми (информационными) входа 3 11406 1 2008.12.30 ми устройства, отличающееся тем, что содержит первые и вторые блоки вычисления первых, вторых диагональных паритетов и контрольной суммы, третьи, четвертые, пятые сумматоры, выходы которых соединены с третьими, четвертыми и пятыми входами мажоритарного блока, первые входы третьих, четвертых и пятых сумматоров соединены с третьей, четвертой и пятой группой выходов (1)-г кристалла памяти, а вторые входы третьих, четвертых и пятых сумматоров подключены к выходам первого блока вычисления первых, вторых диагональных паритетов и контрольной суммы, входами соединенного с выходами кристаллов памяти с первого по -й, входы второго блока вычисления первых, вторых диагональных паритетов и контрольной суммы связаны со вторыми (информационными) входами устройства, выходы второго блока вычисления первых, вторых диагональных паритетов и контрольной суммы соединены с третьей, четвертой и пятой группой информационных входов (и 1)-го кристалла памяти. Изобретение поясняется чертежами фиг. 1 - фиг. 3. Фиг. 1 - Порождающая матрица линейного итеративного кода с двойными диагональными проверками (16). Фиг. 2 - Принцип формирования избыточных символов для линейного итеративного с двойными диагональными проверками (16), где 1 - информационные символы (1-16),2 - горизонтальные паритеты(1-4), 3 - вертикальные паритеты(5-8), 4 - первые диагональные паритеты 1 (9-15), 5 - вторые диагональные паритеты 2 (16-22), 6 контрольная сумма(23). Фиг. 3 - Запоминающее устройство. Сущность метода заключается в том, что система памяти состоит из 1 кристаллов, из которых имеют внутренние схемы дешифрации адреса, а (1)-й кристалл является устройством для хранения паритетов строк и столбцов (,), первых и вторых диагональных паритетов (1 и 2), а также паритета контрольной суммы . Из этого следует, что вычисление проверочных символов осуществляется в четырех направлениях(, , 1, 2), а также рассчитывается контрольная сумма всего информационного слова , т.е. в качестве корректирующего кода используется усовершенствованный линейный итеративный код, основанный на свертках по модулю 2, в который добавлены двойные диагональные проверки (линейный итеративный код с двойными диагональными проверками) 6. Порождающая матрица и принцип формирования проверочных символов для такого кода при 16 бит представлена на фиг. 1 и фиг. 2 соответственно. Таким образом, согласно порождающей матрице, проверочные символы 1-23 могут быть рассчитаны по следующим зависимостям 11234 , 25678 ,515913 , 12 2312316 . Минимальное кодовое расстояниелинейного итеративного кода с двойными диагональными проверками будет равно 6, следовательно код позволяет корректировать все одиночные и двойные ошибки. 4 11406 1 2008.12.30 Структурная схема ЗУ (фиг. 3) содержитгрупп блоков (матрицу) памяти 3, состоящих из кристаллов памяти 1 и программируемых блоков адреса кристаллов 6,1 блок памяти 4, состоящий из кристалла памяти 2 и программируемого блока адреса кристалла 6, объединенные входы 18 кристаллов памяти, которые являются первыми управляющими входами устройства, вторые информационные входы 19 устройства, соединенные с информационными входамикристаллов памяти 1, адресные входы устройства 20 соединены с входом дешифратора адреса 5. Первые выходы 21 (старшие разряды) дешифратора 5 соединены с первыми входами программируемых блоков адреса кристаллов памяти 6 с первого по (1)-й, вторые же входы 24 соответственно объединены и являются вторыми управляющими входами устройства, а выходы 23 программируемых блоков адреса кристаллов памяти 6 соединены соответственно с первыми адресными входами кристаллов памяти, вторые адресные входы которых соединены со вторыми выходами 22 (младшими разрядами) дешифратора адреса 5. Устройство также содержит первые блоки вычисления горизонтального 12 и вертикального 13 паритетов, входы которых соединены с выходами 25 кристаллов памяти с первого по -й выходы первых блоков вычисления горизонтального 12 и вертикального 13 паритетов соединены соответственно с первыми входами первых 26 и вторых 27 сумматоров, вторые входы которых соединены соответственно с первой 34 и второй 35 группами выходов (1)-го кристалла памяти 2, первая 39 и вторая 40 группа информационных входов которого соединены соответственно с выходами вторых блоков вычисления горизонтального 7 и вертикального 8 паритетов. Кроме того, устройство содержит первые 14 и вторые 9 блоки вычисления первого диагонального паритета, первые 15 и вторые 10 блоки вычисления второго диагонального паритета, первые 16 и вторые 11 блоки вычисления контрольной суммы, третьи 28, четвертые 29, пятые 30 сумматоры и мажоритарный блок 31. Выходы 32 мажоритарного блока 31 соединены со вторыми входами блока коррекции ошибок 17, а входы - с выходами первых 26, вторых 27, третьих 28, четвертых 29 и пятых 30 сумматоров. Первые входы третьих сумматоров 28 соединены с третьей группой выходов 36(1)-го кристалла памяти 2, а вторые входы третьих сумматоров 28 подключены к выходам первого блока вычисления первых диагональных проверок 14. Входы первого блока вычисления первых диагональных проверок 14 соединены с выходами 25 кристаллов памяти 1 с первого по -й, входы второго блока вычисления первых диагональных проверок 9 связаны со вторыми (информационными) входами 19 устройства, выходы же второго блока вычисления первых диагональных проверок 9 соединены с третьей группой информационных входов 41 (1)-го кристалла памяти 2. Первые входы четвертых сумматоров 29 соединены с третьей группой выходов 37(1)-го кристалла памяти 2, а вторые входы четвертых сумматоров 29 подключены к выходам первого блока вычисления вторых диагональных проверок 15. Входы первого блока вычисления вторых диагональных проверок 15 соединены с выходами 25 кристаллов памяти 1 с первого по -й, входы второго блока вычисления вторых диагональных проверок 10 связаны со вторыми (информационными) входами 19 устройства, выходы же второго блока вычисления вторых диагональных проверок 10 соединены с четвертой группой информационных входов 42 (1)-го кристалла памяти 2. Первые входы пятых сумматоров 30 соединены с третьей группой выходов 38 (1)го кристалла памяти 2, а вторые входы пятых сумматоров 30 подключены к выходам первого блока вычисления контрольной суммы 16. Входы первого блока вычисления контрольной суммы 16 соединены с выходами 25 кристаллов памяти 1 с первого по -й,входы второго блока вычисления контрольной суммы 11 связаны со вторыми (информационными) входами 19 устройства, выходы же второго блока вычисления контрольной 5 11406 1 2008.12.30 суммы 11 соединены с пятой группой информационных входов 43 (1)-г кристалла памяти 2. На управляющие входы 18 и 24 подаются стандартные сигналы (разрешение записи/чтения) для соответствующего типа памяти. На адресный вход 20 устройства подается подадреса опрашиваемого ЭП (соответственно младшие и старшие разряды). В соответствии с кодом адреса на шинах 23 формируется новый (внутренний) адрес, соответствующий адресу годного поднакопителя (часть накопителя) кристаллов 1 и 2 и элементу памяти внутри поднакопителя. Таким образом, программируемый блок 5 позволяет использовать частично годные накопители, что повышает эффективную емкость запоминающего устройства. Устройство работает следующим образом. Режим записи. На шине 18 устанавливается сигнал, разрешающий запись информации в кристаллы памяти 1 и 2. На адресный вход 20 устройства подаются подадреса требуемых элементов памяти. Информационные биты по шине 19 передаются на запись в кристаллы памяти 1, а также во вторые блоки формирования горизонтального 7, вертикального 8, первых диагональных 9, вторых диагональных 10 паритетов и контрольной суммы 11, где осуществляется формирование соответствующих паритетов, которые далее записываются в (1)-й кристалл памяти. Режим считывания. На шине 18 устанавливается сигнал, разрешающий запись информации в кристаллы памяти 1 и 2. На адресный вход 20 устройства подаются подадреса требуемых элементов памяти. Информационные биты, считанные из кристаллов памяти 1 по шине 25 передаются на первый вход блока коррекции ошибок 17, а также в первые блоки формирования горизонтального 12, вертикального 13, первых диагональных 14, вторых диагональных 15 паритетов и контрольной суммы 16, из которых новые паритеты передаются на первые входы соответствующих первых 26, вторых 27, третьих 28, четвертых 29 и пятых 30 сумматоров. На вторые сумматоров 26, 27, 28, 29 и 30 передают считанные по шинам 34, 35,36, 37 и 38 старые проверочные символы. Результаты суммирования на сумматорах 26, 27,28, 29 и 30 передаются в мажоритарный блок 31 и далее на вторые входы блока коррекции ошибок 17, где при необходимости осуществляется инверсия соответствующего бита и далее по шине 33 на выход из устройства. Рассмотрим пример исправления ошибок линейным итеративным кодом с двойными диагональными проверками. Пусть закодированы 16 бит (16) информации Х 0111 1010 0010 1100 (информационные биты записываются в кристаллы памяти с 1-го по -й). То есть, согласно порождающей матрице, в 7, 8, 9, 10 и 11 формируются проверочные символы 1410105800119150011000 16221111011230,которые далее записываются в 1 кристалл памяти. Пусть при хранении во втором и четвертом бите информационной последовательностивозникла ошибка (инверсия бита). Тогда 0010 1010 0010 1100. Новые проверочные символы, сформированные в блоках 12, 13, 14, 15 и 16, будут равны 6 16 221111110230. Для декодирования информации реализован мажоритарный принцип (принцип большинства). Например, при проверке 8-го информационного бита в сумматорах 26, 27, 28,29 и 30 будут сравниваться 2 и 2, 8 и 8, 13 и 13, 21 и 21, 23 и 23. Иными словами, будут выполнены следующие операции суммирования по модулю 2 (1 свидетельствует о том, что ошибка произошла в данном бите, 0 - ошибки нет) По результатам суммирования, согласно мажоритарному принципу, в блоке 31 делается вывод, что ошибки в данном информационном бите нет (на выходе из блока 31 устанавливается 0). При проверке 2-го и 4-го информационных бита в результате выполнения операций сравнения в сумматорах 26, 27, 28, 29 и 30 получим для 2 го бита для 4 го бита 22000 ,44000 ,2323000 ,2323011. Таким образом, при считывании информации данные биты необходимо инвертировать(три паритета из пяти показали о наличии ошибок - следовательно, на выходе из блока 31 устанавливается 1). Аналогичные операции осуществляются для всех считываемых информационных битов. Используемые источники 1. А.с. СССР 957273, МПК 11 С 11/00, 1982. 2. А.с. СССР 433542, МПК 11 29/00, 1974. 3. Патент 7277, МПК 11 С 29/00, 11/00, 2005 (прототип). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 8

МПК / Метки

МПК: H03M 13/00, G11C 11/00

Метки: запоминающее, устройство

Код ссылки

<a href="http://bypatents.com/8-11406-zapominayushhee-ustrojjstvo.html" rel="bookmark" title="База патентов Беларуси">Запоминающее устройство</a>

Похожие патенты