Скачать PDF файл.

Текст

Смотреть все

(51) МПК (2009) НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ(71) Заявитель Учреждение образования Белорусский государственный технологический университет(72) Авторы Урбанович Павел Павлович Пацей Наталья Владимировна Шиман Дмитрий Васильевич Романенко Дмитрий Михайлович(73) Патентообладатель Учреждение образования Белорусский государственный технологический университет(57) Запоминающее устройство, содержащее блок памяти из 1 кристаллов памяти, первые входы которых соответственно объединены и являются первыми управляющими входами устройства, вторые информационные входы устройства соединены с информационными входамикристаллов памяти, адресные входы устройства соединены со входами 13777 1 2010.12.30 дешифратора адреса, первые выходы старших разрядов которого соединены с первыми входами программируемых блоков адреса кристаллов памяти с первого по (1)-й, вторые входы которых соответственно объединены и являются вторыми управляющими входами устройства, выходы программируемых блоков адреса кристаллов памяти соединены соответственно с первыми адресными входами кристаллов памяти, вторые адресные входы которых соединены со вторыми выходами младших разрядов дешифратора адреса, выходы кристаллов памяти с первого по -й соединены со входами первых блоков вычисления горизонтального и вертикального паритетов и с первыми входами блока коррекции ошибок, выход которого является информационным выходом устройства, выходы первых блоков вычисления горизонтального и вертикального паритетов соединены соответственно с первыми входами первых и вторых сумматоров по модулю два, выходы которых соединены с первыми входами мажоритарного блока, выходы которого соединены со вторыми входами блока коррекции ошибок, вторые входы которых соединены соответственно с первой и второй группами выходов (1)-го кристалла памяти, первая и вторая группа информационных входов которого соединены соответственно с выходами вторых блоков вычисления горизонтального и вертикального паритетов, входы которых соединены со вторыми входами устройства первые и вторые блоки вычисления первых, вторых диагональных паритетов и контрольной суммы, третьи, четвертые, пятые сумматоры по модулю два, выходы которых соединены с третьими, четвертыми и пятыми входами мажоритарного блока, первые входы третьих, четвертых и пятых сумматоров по модулю два соединены с третьей, четвертой и пятой группой выходов (1)-го кристалла памяти, а вторые входы третьих, четвертых и пятых сумматоров по модулю два подключены к выходам первого блока вычисления первых, вторых диагональных паритетов и контрольной суммы, входами соединенного с выходами кристаллов памяти с первого по -й, входы второго блока вычисления первых, вторых диагональных паритетов и контрольной суммы связаны со вторыми информационными входами устройства, выходы второго блока вычисления первых, вторых диагональных паритетов и контрольной суммы соединены с третьей, четвертой и пятой группой информационных входов (1)-го кристалла памяти. Изобретение относится к вычислительной технике и может быть использовано при производстве СБИС запоминающих устройств (ЗУ) высокой информационной емкости, а также в системах кодирования двоичной информации. Известна система памяти, содержащая устройства памяти, первые и вторые адресные входы, управляющие входы, выход системы, соединенный с первыми выходами устройств, причем первые адресные и управляющие входы системы соединены с первыми и вторыми входами запоминающих блоков в каждом устройстве. Эта система позволяет производить коррекцию как отдельных дефектных элементов памяти, слов, разрядов в запоминающих блоках, так и замену дефектных блоков на исправные 1. Однако известная система характеризуется большой избыточностью и не позволяет использовать для хранения информации отдельные дефектные блоки, что уменьшает эффективно используемую емкость памяти. Другим известным устройством является ЗУ, содержащее блок памяти, состоящий из 1 кристаллов памяти. Кристаллы памяти с первого по -й соединены с блоками вычисления горизонтального, вертикального, первых, вторых диагональных паритетов и контрольной суммы блока коррекции ошибок 1-й кристалл памяти, предназначенный для хранения паритетов, входами соединен с блоком формирования паритетов, а выходами - с входами блока коррекции ошибок. Выход же блока коррекции ошибок является информационным выходом устройства. Для исправления ошибок используется мажоритарный декодер 2. Приведенная схема характеризуется достаточно большой избыточностью. 2 13777 1 2010.12.30 Наиболее близким техническим решением к предлагаемому изобретению является запоминающее устройство 3, содержащее блок памяти из 1 кристаллов памяти, первые входы которых соответственно объединены и являются первыми управляющими входами устройства, вторые входы устройства (информационные) соединены с информационными входамикристаллов памяти, адресные входы устройства соединены со входами дешифратора адреса, первые выходы (старшие разряды) которого соединены с первыми входами программируемых блоков адреса кристаллов памяти с первого по (1)-й, вторые входы которых соответственно объединены и являются вторыми управляющими входами устройства, выходы программируемых блоков адреса кристаллов памяти соединены соответственно с первыми адресными входами кристаллов памяти, вторые адресные входы которых соединены со вторыми выходами (младшими разрядами) дешифратора адреса,выходы кристаллов памяти с первого по -й соединены со входами первых блоков вычисления горизонтального и вертикального паритетов и с первыми входами блока коррекции ошибок, выход которого является информационным выходом устройства, выходы первых блоков вычисления горизонтального и вертикального паритетов соединены соответственно с первыми входами первых и вторых сумматоров по модулю два, выходы которых соединены с первыми и вторыми входами мажоритарного блока, выходы которого соединены со вторыми входами блока коррекции ошибок, вторые входы которых соединены соответственно с первой и второй группами выходов (1)-го кристалла памяти,первая и вторая группа информационных входов которого соединены соответственно с выходами вторых блоков вычисления горизонтального и вертикального паритетов, входы которых соединены со вторыми (информационными) входами устройства. В этом устройстве кристаллы памяти, имеющие дефектные элементы памяти по фиксированным адресам объединяются между собой таким образом, что появляется возможность использовать частично годные кристаллы, что повышает эффективную емкость ЗУ,а использование горизонтальных и вертикальных проверок записываемых и считываемых символов на основе итеративного кода позволяет повысить надежность ЗУ. Задачей изобретения является повышение надежности запоминающего устройства. Поставленная задача решается тем, что запоминающее устройство содержит блок памяти из 1 кристаллов памяти, первые входы которых соответственно объединены и являются первыми управляющими входами устройства, вторые входы устройства (информационные) соединены с информационными входамикристаллов памяти, адресные входы устройства соединены со входами дешифратора адреса, первые выходы старших разрядов которого соединены с первыми входами программируемых блоков адреса кристаллов памяти с первого по (1)-й, вторые входы которых соответственно объединены и являются вторыми управляющими входами устройства, выходы программируемых блоков адреса кристаллов памяти соединены соответственно с первыми адресными входами кристаллов памяти, вторые адресные входы которых соединены со вторыми выходами младших разрядов дешифратора адреса, выходы кристаллов памяти с первого по -й соединены со входами первых блоков вычисления горизонтального и вертикального паритетов и с первыми входами блока коррекции ошибок, выход которого является информационным выходом устройства, выходы первых блоков вычисления горизонтального и вертикального паритетов соединены соответственно с первыми входами первых и вторых сумматоров по модулю два, выходы которых соединены с первыми и вторыми входами мажоритарного блока, выходы которого соединены со вторыми входами блока коррекции ошибок, вторые входы которых соединены соответственно с первой и второй группами выходов (1)-го кристалла памяти, первая и вторая группа информационных входов которого соединены соответственно с выходами вторых блоков вычисления горизонтального и вертикального паритетов, входы которых соединены со вторыми входами устройства первые и вторые блоки вычисления первых, вторых диагональных паритетов и контрольной суммы, третьи, четвертые, пятые сумматоры по модулю два, выходы кото 3 13777 1 2010.12.30 рых соединены с третьими, четвертыми и пятыми входами мажоритарного блока, первые входы третьих, четвертых и пятых сумматоров по модулю два соединены с третьей, четвертой и пятой группой выходов (1)-го кристалла памяти, а вторые входы третьих,четвертых и пятых сумматоров по модулю два подключены к выходам первого блока вычисления первых, вторых диагональных паритетов и контрольной суммы, входами соединенного с выходами кристаллов памяти с первого по -й, входы второго блока вычисления первых, вторых диагональных паритетов и контрольной суммы связаны со вторыми информационными входами устройства, выходы второго блока вычисления первых, вторых диагональных паритетови контрольной суммы соединены с третьей, четвертой и пятой группой информационных входов (1)-го кристалла памяти. Изобретение поясняется чертежами фиг. 1 - фиг. 3. Фиг. 1 - Запоминающее устройство. Фиг. 2 - Порождающая матрица линейного итеративного кода с двойными диагональными проверками (16). Фиг. 3 - Принцип формирования избыточных символов для линейного итеративного с двойными объединенными диагональными проверками (16). Сущность метода заключается в том, что система памяти состоит из 1 кристаллов, из которых имеют внутренние схемы дешифрации адреса, а (1)-й кристалл является устройством для хранения паритетов строк и столбцов (, ), первых и вторых объединенных диагональных паритетов (1 и 2), а также паритета контрольной суммы . Из этого следует, что вычисление проверочных символов осуществляется в четырех направлениях (, , 1, 2), а также рассчитывается контрольная сумма всего информационного слова , т.е. в качестве корректирующего кода используется усовершенствованный линейный итеративный код, основанный на свертках по модулю 2, в который добавлены двойные объединенные диагональные проверки (линейный итеративный код с двойными объединенными диагональными проверками) 4. Структурная схема ЗУ (фиг. 3) содержитгрупп блоков (матрицу) памяти 3, состоящих из кристаллов памяти 1 и программируемых блоков адреса кристаллов 6,1 блок памяти 4, состоящий из кристалла памяти 2 и программируемого блока адреса кристалла 6, объединенные входы 18 кристаллов памяти, которые являются первыми управляющими входами устройства, вторые информационные входы 19 устройства, соединенные с информационными входамикристаллов памяти 1, адресные входы устройства 20 соединены с входом дешифратора адреса 5. Первые выходы 21 (старшие разряды) дешифратора 5 соединены с первыми входами программируемых блоков адреса кристаллов памяти 6 с первого по(1)-й, вторые же входы 24 соответственно объединены и являются вторыми управляющими входами устройства, а выходы 23 программируемых блоков адреса кристаллов памяти 6 соединены соответственно с первыми адресными входами кристаллов памяти, вторые адресные входы которых соединены со вторыми выходами 22 (младшими разрядами) дешифратора адреса 5. Устройство также содержит первые блоки вычисления горизонтального 12 и вертикального 13 паритетов, входы которых соединены с выходами 25 кристаллов памяти с первого по -й выходы первых блоков вычисления горизонтального 12 и вертикального 13 паритетов соединены соответственно с первыми входами первых 26 и вторых 27 сумматоров по модулю два, вторые входы которых соединены соответственно с первой 34 и второй 35 группами выходов (1)-го кристалла памяти 2, первая 39 и вторая 40 группа информационных входов которого соединены соответственно с выходами вторых блоков вычисления горизонтального 7 и вертикального 8 паритетов. Кроме того, устройство содержит первые 14 и вторые 9 блоки вычисления первого диагонального паритета, первые 15 и вторые 10 блоки вычисления второго диагонального паритета, первые 16 и вторые 11 блоки вычисления контрольной суммы, третьи 28, четвертые 29, пятые 30 сумматоры по модулю два и мажоритарный блок 31. Выходы 32 мажоритарного блока 31 соединены со вторыми входами блока коррекции ошибок 17, а 4 13777 1 2010.12.30 входы - с выходами первых 26, вторых 27, третьих 28, четвертых 29 и пятых 30 сумматоров по модулю два. Первые входы третьих сумматоров по модулю два 28 соединены с третьей группой выходов 36 (1)-го кристалла памяти 2, а вторые входы третьих сумматоров по модулю два 28 подключены к выходам первого блока вычисления первых диагональных проверок 14. Входы первого блока вычисления первых диагональных проверок 14 соединены с выходами 25 кристаллов памяти 1 с первого по -й, входы второго блока вычисления первых диагональных проверок 9 связаны со вторыми входами 19 устройства (информационными),выходы же второго блока вычисления первых диагональных проверок 9 соединены с третьей группой информационных входов 41 (1)-го кристалла памяти 2. Первые входы четвертых сумматоров по модулю два 29 соединены с третьей группой выходов 37 (1)-го кристалла памяти 2, а вторые входы четвертых сумматоров по модулю два 29 подключены к выходам первого блока вычисления вторых диагональных проверок 15. Входы первого блока вычисления вторых диагональных проверок 15 соединены с выходами 25 кристаллов памяти 1 с первого по -й, входы второго блока вычисления вторых диагональных проверок 10 связаны со вторыми входами 19 устройства (информационными), выходы же второго блока вычисления вторых диагональных проверок 10 соединены с четвертой группой информационных входов 42 (1)-го кристалла памяти 2. Первые входы пятых сумматоров по модулю два 30 соединены с третьей группой выходов 38 (1)-го кристалла памяти 2, а вторые входы пятых сумматоров по модулю два 30 подключены к выходам первого блока вычисления контрольной суммы 16. Входы первого блока вычисления контрольной суммы 16 соединены с выходами 25 кристаллов памяти 1 с первого по -й, входы второго блока вычисления контрольной суммы 11 связаны со вторыми входами 19 устройства (информационными), выходы же второго блока вычисления контрольной суммы 11 соединены с пятой группой информационных входов 43(1)-го кристалла памяти 2. На управляющие входы 18 и 24 подаются стандартные сигналы (разрешение записи/чтения) для соответствующего типа памяти. На адресный вход 20 устройства подается подадреса опрашиваемого ЭП (соответственно младшие и старшие разряды). В соответствии с кодом адреса на шинах 23 формируется новый (внутренний) адрес, соответствующий адресу годного поднакопителя (часть накопителя) кристаллов 1 и 2 и элементу памяти внутри поднакопителя. Таким образом, программируемый блок 5 позволяет использовать частично годные накопители, что повышает эффективную емкость запоминающего устройства. Устройство работает следующим образом. Режим записи. На шине 18 устанавливается сигнал, разрешающий запись информации в кристаллы памяти 1 и 2. На адресный вход 20 устройства подается подадреса требуемых элементов памяти. Информационные биты по шине 19 передаются на запись в кристаллы памяти 1, а также во вторые блоки формирования горизонтального 7, вертикального 8, первых диагональных 9, вторых диагональных 10 паритетов и контрольной суммы 11, где осуществляется формирование соответствующих паритетов, которые далее записываются в (1)-й кристалл памяти. Режим считывания. На шине 18 устанавливается сигнал, разрешающий запись информации в кристаллы памяти 1 и 2. На адресный вход 20 устройства подается подадреса требуемых элементов памяти. Информационные биты, считанные из кристаллов памяти 1 по шине 25 передаются на первый вход блока коррекции ошибок 17, а также в первые блоки формирования горизонтального 12, вертикального 13, первых диагональных 14, вторых диагональных 15 паритетов и контрольной суммы 16, из которых новые паритеты передаются на первые входы соответствующих первых 26, вторых 27, третьих 28, четвертых 29 и пятых 30 сум 5 13777 1 2010.12.30 маторов по модулю два. На вторые входы сумматоров по модулю два 26, 27, 28, 29 и 30 передают считанные по шинам 34, 35, 36, 37 и 38 старые проверочные символы. Результаты суммирования на сумматорах по модулю два 26, 27, 28, 29 и 30 передаются в мажоритарный блок 31 и далее на вторые входы блока коррекции ошибок 17, где при необходимости осуществляется инверсия соответствующего бита и далее по шине 33 на выход из устройства. Рассмотрим пример исправления ошибок для информационной последовательности длиной 16 линейным итеративным кодом с двойными диагональными проверками. Минимальное кодовое расстояниелинейного итеративного кода с двойными диагональными проверками будет равно 6, следовательно код позволяет корректировать все одиночные и двойные ошибки. Порождающая матрица и принцип формирования проверочных символов для такого кода при 16 бит представлены на фиг. 2 и фиг. 3 соответственно, где 44 - информационные символы (1-16), 45 - горизонтальные паритеты(1-4), 46 - вертикальные паритеты(5-8), 47 - первые объединенные диагональные паритеты 1 (9-12), 48 - вторые объединенные диагональные паритеты 2 (13-16), 49 - контрольная сумма(17). Согласно порождающей матрице (фиг. 2) проверочные символы 1-17 могут быть рассчитаны по следующим зависимостям 11234 , 25678 ,515913 ,1438914 , 1712316 . Пусть закодированы 16 бит (16) информации 0111 1010 0010 1100 (информационные биты записываются в кристаллы памяти с 1-го по -й), т.е. в блоках формирования паритетов 7, 8, 9, 10 и 11 формируются следующие проверочные символы 1-41010,5-80011,9-120011,(2) 13-161001,170,которые далее записываются в 1 кристалл памяти. Пусть при хранении во втором и четвертом бите информационной последовательностивозникла ошибка (инверсия бита). Тогда 0010 1010 0010 1100. Новые проверочные символы, сформированные в блоках 12, 13, 14, 15 и 16, будут равны 1-41010,5-80110,9-120110,(3) 13-160011,170. Для декодирования информации реализован мажоритарный принцип (принцип большинства). Например, при проверке 8-го информационного бита в сумматорах по модулю два 26, 27, 28, 29 и 30 будут сравниваться 2 и 2, 8 и 8, 9 и 9, 14 и 14, 17 и 17. Иными словами, будут выполнены следующие операции суммирования по модулю 2 (1 свидетельствует о том, что ошибка произошла в данном бите, 0 - ошибки нет) 13777 1 2010.12.30 88101,99000,1414000,1717000. По результатам суммирования, согласно мажоритарному принципу, в блоке 31 делается вывод, что ошибки в данном информационном бите нет (на выходе из блока 31 устанавливается 0). При проверке 2-го и 4-го информационных бита в результате выполнения операций сравнения в сумматорах по модулю два 26, 27, 28, 29 и 30 получим для 2-го бита для 4-го бита 11110,11110,66011,88101,(5) 1010011, 1212101,1313101, 1515011,1717000, 1717000. Таким образом, при считывании информации данные биты необходимо инвертировать(три паритета из пяти показали о наличии ошибок - следовательно, на выходе из блока 31 устанавливается 1). Аналогичные операции осуществляются для всех считываемых информационных битов. Источники информации 1. А.с. СССР 433542, МПК 11 С 29/00, 1974. 2. Патент РБ 11406, 2008. 3. Патент РБ 7277, МПК 11 29/00, 11/00, 2005 (прототип). 4. Романенко Д.М., Шиман Д.В. Двумерный линейный итеративный код с объединенными диагональными проверками / Информационные технологии управления в экономике. 2007. Материалы республиканской научно-практической конференции. - Брест БрГУ,2007. - С. 81-85. Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 7

МПК / Метки

МПК: G11C 11/00, G11C 29/00

Метки: устройство, запоминающее

Код ссылки

<a href="http://bypatents.com/7-13777-zapominayushhee-ustrojjstvo.html" rel="bookmark" title="База патентов Беларуси">Запоминающее устройство</a>

Похожие патенты