Вычислительное устройство по модулю три

Номер патента: 18235

Опубликовано: 30.06.2014

Авторы: Супрун Валерий Павлович, ГОРОДЕЦКИЙ Данила Андреевич

Скачать PDF файл.

Текст

Смотреть все

(51) МПК НАЦИОНАЛЬНЫЙ ЦЕНТР ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ(71) Заявитель Белорусский государственный университет(72) Авторы Супрун Валерий Павлович Городецкий Данила Андреевич(73) Патентообладатель Белорусский государственный университет(57) Вычислительное устройство по модулю три, характеризующееся тем, что содержит первый и второй элементы И, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первый и второй мажоритарные элементы с порогом два, первый и второй входы-го из которых, где 1, 2, соединены со входом младшего разряда -го операнда, вход старшего разряда которого соединен с третьим входом -го мажоритарного элемента с порогом два и с первым входом -го элемента И, второй вход которого соединен с -м настроечным входом и с инверсным входом -го мажоритарного элемента, выход первого мажоритарного элемента с порогом два соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым и вторым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен с выходом первого элемента И и со вторым и третьим входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четвертый вход которого соединен с выходом второго мажоритарного элемента с порогом два и с инверсным входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четвертый вход которого соединен с выходом второго элемента И и с инверсным входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход которого соединен с выходом младшего разряда результата, выход старшего разряда которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. 18235 1 2014.06.30 Изобретение относится к области вычислительной техники, автоматики и микроэлектроники и может быть использовано для построения систем передачи и обработки дискретной информации, построения систем аппаратного контроля, а также для построения вычислительных устройств, реализующих алгоритмы модулярной арифметики, и цифровых устройств, работающих в системе остаточных классов. Известен сумматор по модулю три, содержащий два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четыре входа и два выхода 1. Сложность сумматора (по числу входов логических элементов) равна 12. Недостатком известного сумматора, предназначенного для вычисления операции( 3), являются ограниченные функциональные возможности, так как сумматор не позволяет вычислять операцию( 3). Известный сумматор, как и заявляемое устройство, содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход первого из которых соединен с выходом младшего разряда результата, а выход второго - с выходом старшего разряда результата. Наиболее близким по конструкции и функциональным возможностям техническим решением к заявляемому устройству является вычислительное устройство по модулю три,которое содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и элемент И, пять входов и два выхода 2. Устройство предназначено для выполнения операции ( 3). Конструктивная сложность устройствапрототипа равна 17, а его быстродействие, определяемое глубиной логической схемы, составляет 3, где- задержка на логический элемент. Недостатками устройства-прототипа являются 1) ограниченные функциональные возможности, поскольку это устройство не выполняет операцию( 3) 2) низкое быстродействие, определяемое глубиной схемы и равное 3, где- задержка на один логический элемент. Устройство-прототип, как и изобретение, содержит элемент И и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Изобретение направлено на решение следующих технических задач 1) расширение функциональных возможностей вычислительного устройства по модулю три за счет реализации операции( 3), где ,- натуральные числа 2) повышение быстродействия устройства. Вычислительное устройство по модулю три характеризуется тем, что содержит первый и второй элементы И, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первый и второй мажоритарные элементы с порогом два. Первый и второй входы -го мажоритарного элемента с порогом два, где 1, 2, соединены с входом младшего разряда -го операнда, вход старшего разряда которого соединен с третьим входом -го мажоритарного элемента с порогом два и с первым входом-го элемента И. Второй вход -го элемента И соединен с -м настроечным входом и с инверсным входом -го мажоритарного элемента с порогом два. Выход первого мажоритарного элемента с порогом два соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым и вторым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Третий вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом первого элемента И и со вторым и третьим входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Четвертый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом второго мажоритарного элемента с порогом два и с инверсным входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Четвертый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом второго элемента И и с инверсным входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. 2 18235 1 2014.06.30 Выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом младшего разряда результата, выход старшего разряда которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Основной технический результат изобретения заключается в расширении функциональных возможностей вычислительного устройства по модулю три. Названный эффект достигается путем введения в логическую схему устройства новых логических элементов(мажоритарных элементов с порогом два) и посредством изменения соединений между логическими элементами схемы. В соответствии с выбранным модулем 3 входные операнды ,и результат выполнения операции( 3) задаются двухразрядными двоичными кодами(1, 2),(1, 2) и(1, 2), где 122,122 и 122. На фигуре представлена схема вычислительного устройства по модулю три. Вычислительное устройство по модулю три содержит два мажоритарных элемента с порогом два 1 и 2, два элемента И 3 и 4, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 5 и 6, четыре информационных входа 7-10, два настроечных входа 11 и 12, два выхода 13 и 14. Значение сигналов настройки 1, 2 1 2 11 12 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0 Входы Выходы Двоичный код первого Двоичный код второго Двоичный код реоперанда операнда зультата(1, 2)(1, 2)(1, 2) 2 а 1 2 1 2 1 8 7 10 9 14 13 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 0 18235 1 2014.06.30 Значение сигналов настройки 1, 2 1 2 11 12 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Продолжение таблицы Входы Выходы Двоичный код первого Двоичный код второго Двоичный код реоперанда операнда зультата(1, 2)(1, 2)(1, 2) 2 а 1 2 1 2 1 8 7 10 9 14 13 1 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 0 1 Вычислительное устройство работает следующим образом. На информационные входы 7 и 8 устройства поступают значения младшего 1 и старшего 2 разрядов первого операндасоответственно, на информационные входы 9 и 10 - значения младшего 1 и старшего 2 разрядов второго операндасоответственно, на входы 11, 12 - значения сигналов настройки 1 и 2 соответственно. На выходе 13 устройства реализуется младший разряд 1 и на выходе 14 - старший разряд 2 результата выполнения операции( 3). Сигналы настройки 1 и 2 устройства вычисляются по следующим правилам 0, есличетное,0, есличетное,1 и 21 в противном случае 1 в противном случае. Логические функции 1 и 2, реализуемые на выходах заявляемого вычислительного устройства по модулю три, представлены таблицей истинности (таблица). Логическая схема устройства (фигура) синтезирована на основе использования следующих аналитических представлений логических функций 1 и 2 1, если 12 2122,1 (1,2 , 1,2 , 1,2 )0 в противном случае,1, если 212122,2 (1,2 , 1,2 , 1,2 )0 в противном случае. где 1, если 21212, 1 (1 ,2 , 1 )0 в противном случае,18235 1 2014.06.30 Основными достоинствами заявляемого вычислительного устройства по модулю три являются 1) широкие функциональные возможности, так как устройство позволяет вычислять операцию( 3) 2) высокое быстродействие, равное 2, где- задержка на один логический элемент. Источники информации 1. Патент РБ 12003, МПК 06 7/38, 2009. 2. Патент РБ 15002, МПК 06 7/38, 2011 (прототип). Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20. 5

МПК / Метки

МПК: G06F 7/38

Метки: устройство, модулю, вычислительное, три

Код ссылки

<a href="http://bypatents.com/5-18235-vychislitelnoe-ustrojjstvo-po-modulyu-tri.html" rel="bookmark" title="База патентов Беларуси">Вычислительное устройство по модулю три</a>

Похожие патенты