Скачать PDF файл.

Текст

Смотреть все

СОЮЗ СОБЕТСНИХ СОЦИАЛИСТИЧЕСНИХ . РЕСПУБЛИНгосуддгстеенныцй комитет 110 ИЗОБРГНИПМ И ОТНРЫТИЧМ при гннт ссорЦелвю изобретения-является сниз ниемощностн потребления путем уменьп. шенил мощностн потребляемой вспомо гательным К 5 тригерам в режиме хра-На чертеже приведена электрппт кал схема устройства памяти.Устройство памяти включает основной Етриггер 1 выводы питания-которого подключены п шине литаня 2 и общей шине 3 соответственно, вспот могательный КБ-триггер 4, содержат щи первыйтренаистор 5, коллекторЦля слчжввного попъзовдния Эка м д ю к.устройства памяти. Целью изобретеЙння является сниение мощести потребления устройством памяти. Устройч ство памяти выполнено по схеме мьзмощности потребления путем уменьшения мощности, потребляемой вспомогательным К 3 трнггером, доститается введеннаядополнительноготранисторе и двух диодов, включенных между змиттерем дополнительного транзистора итранзнсторамн вспомогательного К 8 трпгпера 1 ил. . .с коллекторами третьего 11 и четвеР того 12 транзисторов соответЬтвенне через первый 13 и второй 14 диоды- знсторов 11 и 12 образуют С 0 ОтБЕТТ венно первый 15 н второй 16 информационные вкодыустройства а эмиттеры соединены с общей шиной 3 через последовательно вклченный в направ Нлени к общей шве 3 третий диод 17, эмиттеры транзисторов 5 и В соедШНны с коллектором пятого транзистот ра 18, эмиттер которого подключен к общей шие З, а база образует синнровкод 19 устройства, коллектор до полнителъного транзистора 20 подклек анодам четвертого и пятого диодов 21, 22, катоды которым подключены соответственно к коллекторам тран знсторов 5 и 8 и коллектору транзис тора 18, первы 6.и второй 9 входы основного КБтриггера 1 образованы соответственно катодами шестого 23 И седьмого 24 диодов, аноды которых подключены соответственно к первому 25 н второму 26 источнижам тока нк базамшестого 27 и седьмого 28 транзисторов, эмиттеры которых соответственно через восьмой 29 и девяты.30 диоды соединены с общей шиной 3, база транзистора 20 образует инверс ный сиихровход 31 устройства.Устройство памяти работает следующим образом.Пусть в исходном состоянии на синхровход.19 подан низкий уровень. синала, а на иверсный синхровход 31 ч высокий уровень сигнала, на 1первы информационный вход 15 высо 25кн уровень, на второй информационнй вход 16 низкий уровень. Тогда транзистор 18 закрыт, транзистор 20 открыт, что обуелавлиает закрытое состояниетранзнсторов 5 и 8, токи эмиттеров которы будут равны нулю,третий транзистор 11 будет находиться.в открытом состоянии, а четвертый 12 в закрытом, Вследствие это. го ток-потребления во вспомогательном К 3 тТРИГГеребудет протекать по цепи транзистор 20 диод 22 резистор 10 ч диод 13 транзистор 11 диод 17. При этом напряжение на базе транзистора 5 будет такое же как иПоскольку Пдвз 4 П 5,вспомогатель ны триггер будет находиться в режиме записи. Мощность, потребляемая вспомогательным К 54 триггером, при Ъ этом будет равнаравно пСС на втором шест ЦЭ 11,и практически РЪс,нРсс т.е- Такая же, как у известного устройства. Приэтом напряжение на первомобоих входов основного К 5 триггера И 0 бУСлавлишает для него режим хранения. При подаче на вход 19 высоКОГ 0 Уровня напряжения, а на входи потенциал на его эмиттера резко уменьшается Поскольку при этом дн-. оды 21 и 22 становятся обратносме щенным для.напряжеиий на коллекторах транзисторов 5 и 8 и заряд,накопленные в паразнтныи емкостях коллекторов транзисторов 5, 8, диодов 21, 22, входов 6, 9, начинают разряжаться через резисторы 10 и 7. Однако, поскольку транзистор 11 открыт, паразитная емкость в коллекторе транзистора 8 разряжается через резистор 10, диод 13, транзистор 11,диод 17, что обуславливает при этом закрытое состояние транзистора 5. Закрытый транзистор 12 приодит к тому, что емкость в коллекторе транзистора 5 разряжается через переход базаэмиттер транзистора 8 и откры д ты переход транзистора 18, обуславлиая при этом его отпирание. При отпирании транзистора.8 заряд емкости в коллекторе 8 иачинает разряжаться через открытый переход коллекторэмиттер транзистора 8, поддерживая тем сами закрытое состояние транзистора 5.при достиении порогового напряжения переключении входа 9 основного К 5 триггера 1 открытыйннка тока 26, а закрытый транзистор 5 обеспечивает протекание тока источниа тока 25 через базу транзисто-ра 27, тем саы информация из вспо могательного Квчтриггера 4 переписыы вается на основной Етрнггер 1. По мере разряда емкости в коллекторе транзисторе транзистора 5 напряжение на нем падает и при достиении величины ИВЕ, ПсЕ 5 транзистор 8 закрывается. Поскольку оба транзистора 5, 8 закрыты, что соответствует высокому уровню сигнала на входах6, 9 основного КБ-триггера 1, устройство переходит в режи хранения. Влияние цепей базатэмиттер транзисторов 5 и 8 на вМоДЫб и 9 искпючено,поскольку пороговое напряжение пере ключення основного КБтриггера 1,Равное тП 9 меньше суммы падений на 5 1491304 6пряжений на базах транзисторов 5, 8,равных 1534- ПСЕЫ, .После разряда емкости напряженияна коллекторах транзисторов 5, В оп ределяются входами 6, Э, транзистор0 закрыт и ток, потребляемый вспомо тательнымк 5 тритгером, равен нулю,т.е. Ръсд 0. Расчет, выполненный на ЭВМ, показал, что предложенное техническое решение позволяет в 1,5 раза уменьшить мощность, потребляемую устройством памяти.НИЧЕСКОЕ решение ПОЗВОЛЯЕТ СОКРЗТНТЬдмощность, потребялемую вспомогательным К 5-триггером и уменьшить мощность потребления устройства памяти.Устройствопамяти содержащее восемь транзисторов, девять диодов и включающее основной Втриггер выводы питания которого подключены к шине-питания и общей шине соответственно, вспомогателный КБтриггерв состав которого входт первыйтранзистор, коллектор которого подклчен к первому входр основного К 5 тритгера, н через первый резистор - к базе второго транзисторе коллектор которого подклчен к вто рому входу основного КБ-триггера, н через второй.резистор -эк баэе первого транзистора, базы первого н второго транзисторовсоедннены с коллекторами третьего н четвертого ТРЗНЭИСТОРВ соответственно черезпервый и второй диоды, включеннью рв напрвлении к коллекторам третьего н четвертого транзисторов, базы третьего и четвертого транзисторов соединены соответственно с первы н вторыинформационными входами устройства, эмиттеры соединены с общей шиной через последовательно включенньй внаправленищ к общей шине третий диод, эмттеры первого и второго транзисторов соединены сколлектором пятого транзистора, эмит тер которого подключен К общей шине,а база соединена с синхровходом устройства, о т.л и ч а ющ все с я тем, что сцелью сниения мощности потребления путем уменьшения мощности, потребляемой вспомогательным Ь 5 тригером в статическом режиме,коллектор восьмоготранзистора под клфчен к шине литания,баэе соединена25 второго транзисторов через четвертый30 входы основного КБтригера образо ваны соответственно катодами шестогои седьмогодиодов аноды которых подмгдвтогому источникам тока н к базам ш 35 стого-и седьмого транзисторов, эмщт 4теры которым соедиены соответственно через восьмой н девятый деды с общей шной.ВНИШИ-Государственного комтета по изобретениям й открытиям при ГКНТ СССР 113035, Москва, Ж 35, Раушская наб. д.4/5ПроизводственнонздателЬский комбинат Патент г. Ужгород ул. Гагарнна, 101 - .

МПК / Метки

МПК: H03K 3/286

Метки: устройство, памяти

Код ссылки

<a href="http://bypatents.com/4-1916-ustrojjstvo-pamyati.html" rel="bookmark" title="База патентов Беларуси">Устройство памяти</a>

Похожие патенты