Вычислительное устройство унитарных кодов по модулю пять

Номер патента: 11473

Опубликовано: 30.12.2008

Авторы: Супрун Валерий Павлович, ГОРОДЕЦКИЙ Данила Андреевич

Скачать PDF файл.

Текст

Смотреть все

с ш 7133 НАЦИОНАЛЬНЫИ ЦЕНСГР ИНТЕЛЛЕКТУАЛЬНОИ СОБСТВЕННОСТИ(54) вычислитвлънов УСТРОЙСТВО УНИТАРНЫХ КОДОВ(71) Заявитель Белорусский государственный университет (ВУ)(72) Авторы Супрун Валерий Павлович Городецкий Данила Андреевич (ВУ)(73) Патентообладатель Белорусский госу дарственный университет (ВУ)Вычислительное устройство унитарных КОДОВ по модулю пять, содержащее элемент ИЛИ и два элемента РАВНОЗНАЧНОСТЬ, отличающееся тем, что содержит элемент ИЛИ-НЕ и первый и второй мажоритарные элементы с порогом два, выход й-го, где 1 1,2, элемента из Которых соединен с 1-м входом элемента ИЛИ-НЕ и с 1-м входом элемента ИЛИ, выход Которого соединен с выходом равно ЧетЬ 1 рем устройства, выход равно 4 1 Которого соединен с выходом й-го элемента РАВНОЗНАЧНОСТЬ и с (1 2)-м входомэлемента ИЛИ-НЕ, выход которого соединен с выходом равно единице устройства, вь 1 ход равно нулю которого соединен с пятым входом элемента ИЛИ-НЕ И с входом равно нулю основания степени, вход равно двум которого соединен с первым прямым входом первого элемента РАВНОЗНАЧНОСТЬ, с первым входом первого мажоритарного элемента с порогом два и с первым инверсным входом второго элемента РАВНОЗНАЧНОСТЬ, второй инверсный вход которого соединен с входом равно единице показателя степени, с первым входом второго мажоритарного элемента с порогом два и с первым инверсным входом первого элемента РАВНОЗНАЧНОСТЬ, второй инверсный вход которого соединен с входом равно трем основания степени, с первым прямым входом второго элемента РАВНОЗНАЧНОСТЬ и со вторым входом первого мажоритарного элемента с порогом два, третий вход которого соединен с входом равно двум показателя степени, вход равно трем которого соединен со вторыми прямыми входами первого и второго элементов РАВНОЗНАЧНОСТЬ и со вторым входом второго мажоритарного элемента с порогом два,третий вход которого соединен с входом равно четырем основания степени.Изобретение относится К области вычислительной техники и микроэлектроники и может быть использовано для построения средств аппаратурного контроля и Цифровых устройств, работающих в системе остаточных классов.Известен сумматор унитарных кодов по модулю пять, который содержит десять элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и пять элементов И 1.Недостатком сумматора являются низкие функциональные возможности.Наиболее близким по конструкции и функциональным возможностям техническим решением к предлагаемому является сумматор унитарных кодов по модулю пять, который содержит пять элементов ИЛИ, десять элементов РАВНОЗНАЧНОСТЬ и пять элементов И 2. Число внешних выводов равно 15.Недостатком известного сумматора являются низкие функциональные возможности,так как он не выполняет операцию АВ 5 (шоб 5).Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора унитарных кодов по модулю пять за счет реализации операции АВ 5 (шоб 5) и уменьшения числа внешних выводов.Вычислительное устройство унитарных кодов по модулю пять содержит элемент ИЛИ и два элемента РАВНОЗНАЧНОСТЬ.В отличие от прототипа устройство дополнительно содержит элемент ИЛИ-НЕ и первый и второй мажоритарные элементы с порогом два, выход 1-го (1 1, 2) элемента из которых соединен с 1-м входом элемента ИЛИ-НЕ и с 1-м входом элемента ИЛИ.Выход элемента ИЛИ соединен с выходом равно четырем устройства, выход равно 4-1 которого соединен с выходом 1-го элемента РАВНОЗНАЧНОСТЬ и с (1 2)-м входом элемента ИЛИ-НЕ.Выход элемента ИЛИ-НЕ соединен с выходом равно единице устройства, выход равно нулю которого соединен с пятым входом элемента ИЛИ-НЕ и с входом равно нулю основания степени, вход равно двум которого соединен с первым прямым входом первого элемента РАВНОЗНАЧНОСТЬ, с первым входом первого мажоритарного элемента с порогом два и с первым инверсным входом второго элемента РАВНОЗНАЧНОСТЬ.Второй инверсный вход второго элемента РАВНОЗНАЧНОСТЬ соединен с входом равно единице показателя степени, с первым входом второго мажоритарного элемента с порогом два и с первым инверсным входом первого элемента РАВНОЗНАЧНОСТЬ.Второй инверсный вход первого элемента РАВНОЗНАЧНОСТЬ соединен с входом равно трем основания степени, с первым прямым входом второго элемента РАВНОЗНАЧНОСТЬ и со вторым входом первого мажоритарного элемента с порогом два.Третий вход первого мажоритарного элемента с порогом два соединен с входом равно двум показателя степени, вход равно трем которого соединен со вторыми прямыми входами первого и второго элементов РАВНОЗНАЧНОСТЬ и со вторым входом второго мажоритарного элемента с порогом два, третий вход которого соединен с входом равно четырем основания степени.Основной технический результат изобретения заключается в расширении функциональных возможностей сумматора унитарных кодов по модулю пять. Названный эффект достигается путем введения в логическую схему сумматора новых логических элементов(двух мажоритарных элементов с порогом два и элемента ИЛИ-НЕ) и изменения соединений между элементами логической схемы.На чертеже представлена схема вычислительного устройства унитарных кодов по модулю пять, работа которого описывается таблицей истинности.Вычислительное устройство унитарных кодов по модулю пять содержит два элемента РАВНОЗНАЧНОСТЬ 1 и 2, два мажоритарных элемента с порогом два 3 и 4, элемент ИЛИ-НЕ 5, элемент ИЛИ 6, семь входов 7. . . 13 и пять выходов 14. . . 18.Вычислительное устройство унитарных кодов по модулю пять работает следующим образом. На входы 71 О устройства поступают разряды равно нулю, равно двум,равно трем и равно четырем унитарного кода основания степени А (21 О,,214), соответственно, на входы 11, 12 и 13 - разряды равно единице, равно двум и равно трем унитарного кода показателя степени В (Ь 0,,Ь 4), соответственно, где 21 О,,214, Ь 0,,Ь 4 Е О,1. При этом 211 1 и Ьк 1 тогда и только тогда, когда А 1 (шоб 5) и В 1 (шоб 5),где 1 О,,4. На выходах 1418 устройства формируется, соответственно, унитарный двоичный код результата выполнения операции АВ 5 (шо 5), где 5 (50,. . .,54) и 50,. . .,54 Е О,1. При этом эк 1 тогда и только тогда, когда АВ 1 (шоб 5) и 1 0,. . .,4.Логическая схема вычислительного устройства унитарных кодов по модулю пять (фигура) синтезирована по следуюЩим аналитическим представлениям функций 5 о,51,52,53 и 54где 1, если а 2 а 3 Ь 2 2 2 Г 1(а 2 за 3 Ь 2 й О в противном случае 1, если 214 Ь 1 Ь 3 2 2 Г 2(а 4 зЬ 1 зЬ 3 й О в противном случае и символом т обозначена логическая операция равнозначность (или эквивалентность). Здесь 52 1 и 53 1 тогда и только тогда, когдаТаблица истинности логических функций 50, 51, 52, 53 и 54 описывает работу вь 1 числительного устройства унитарных кодов по модулю пять.Отметим, что при реализации операции возведения в степень возникает неопределенность вида 00. Так как в модулярной арифметике О р (шоб р), то 00 рр О (шоб р). Следовательно, здесь 00 О (шоб 5).Основными достоинствами вычислительного устройства являются, во-первых, возможность выполнения операции возведения в степень унитарных кодов по модулю пять,и, во-вторых, небольшое число внешних выводов, равное 12.К дополнительным достоинствам необходимо отнести относительно невысокую конструктивную сложность устройства (по числу входов логических элементов), равную 21, и высокое быстродействие (определяемое глубиной схемы), которое составляет 213, где т задержка на логический элемент.В У 1 1 4 7 3 Вычислительное устройство унитарных кодов по модулю пятьОснование СТСПСНИ Показатель СТСПСНИ АНациональный Центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20.

МПК / Метки

МПК: G06F 7/38

Метки: унитарных, пять, устройство, модулю, вычислительное, кодов

Код ссылки

<a href="http://bypatents.com/4-11473-vychislitelnoe-ustrojjstvo-unitarnyh-kodov-po-modulyu-pyat.html" rel="bookmark" title="База патентов Беларуси">Вычислительное устройство унитарных кодов по модулю пять</a>

Похожие патенты